互补式金属氧化物半导体（CMOS）是一种集成电路的设计工艺，可在硅质晶圆模板上制出互补的NMOS和PMOS元件。

随着集成电路技术的发展，CMOS电路尺寸不断缩小，栅氧化层厚度减薄，芯片面积增大，导致MOS管承受的电流和电压减小，而外围使用环境未变化，因此需要进一步优化电路的抗静电放电（ESD）性能。

    ESD保护电路的设计目的是防止工作电路因ESD而受损。当任意两芯片引脚间发生ESD时，ESD保护提供低阻旁路将电流引入电源线，以吸收电流并箝位工作电路电压。在电路正常工作时，抗静电结构不工作，但需在ESD发生时快速响应，同时避免自身损坏、闩锁或对信号延迟等负作用过大。

     ESD保护结构一般设计在芯片的PAD旁或输入/输出（I/O）电路内部，典型I/O电路包括输出驱动和输入接收器。所有与PAD直接相连的器件都需并行ESD低阻旁路，将ESD电流导入电压线，以分布到芯片各管脚，降低影响。具体在I/O中，需确保输出驱动和输入接收器在ESD发生时形成低阻通路，正常工作时不影响电路。常用保护器件包括电阻、二极管、双极性晶体管、MOS管和可控硅等。由于MOS管与CMOS工艺兼容性好，常被用于构建保护电路。

在CMOS工艺中，NMOS管具有横向寄生n-p-n晶体管（源极-p型衬底-漏极），其开启时可吸收大量电流。典型结构是栅极接地NMOS（GGNMOS）。正常工作下，此晶体管不导通；ESD发生时，漏极和衬底耗尽区发生雪崩，产生电子空穴对。源极吸收部分空穴，其余流经衬底并提高衬底电压，最终可能导致NMOS二次击穿和损坏。

为降低输出驱动NMOS在ESD期间的电压，可在ESD保护器件与GGNMOS间添加小电阻（如版图多晶硅电阻）。一级保护在强ESD电流下可能不足以保护内部电路，GGNMOS因金属连线和衬底电阻影响无法有效箝位电压。因此，在输入接收端附近添加二级保护（小尺寸GGNMOS）可箝位栅电压。

版图设计需注意：二级保护电路紧靠输入接收端以减小电阻；大尺寸NMOS可布局成手指型以节省面积；若PAD仅用于输出，保护电阻和接地NMOS可省略，由输出级PMOS和NMOS充当ESD防护（通常有双保护环防闩锁）。此外，严格遵循I/O ESD设计规则至关重要。

全芯片ESD结构设计应遵循以下原则：

1. 外围电源（VDD）和地（VSS）走线尽量宽，减少电阻。
2. VDD-VSS间需电压箝位结构提供低阻抗ESD电流泄放通道；芯片四周边界可放置多个此类结构，并增加VDD/VSS PAD以提升整体抗ESD能力。
3. 外围保护电路的走线与内部线分开，均匀设计避免弱点。
4. 在ESD性能、芯片面积和电路特性（如信号延迟）间平衡，考虑工艺容差以优化设计。
5. 若无直接VDD-VSS箝位保护，可增加阱与衬底接触（N+P+间距一致），或在适当位置添加箝位结构以增强各类ESD模式的抗性。

     通过上述原则折中面积，亚微米CMOS电路的抗ESD电压可达2500V以上，满足商用需求。对于深亚微米超大规模CMOS，晶圆厂（Foundry）通常提供标准化外围ESD结构和设计规则，设计师可直接调用，从而专注于电路功能和性能设计。

随着CMOS工艺进步，ESD保护日益困难，成为全芯片静电防护问题，每个I/O电路需专属保护。采用整片（whole-chip）防护结构可节省I/O PAD面积。