理想共模电感对差分电流呈现很小阻抗，对同相共模电流呈现较大阻抗。真实器件有漏感、绕组电容和两路不平衡，差分信号仍会产生插损和反射。速率越高、边沿越快，这些非理想因素越容易反映到眼图和误码上。

因此，共模阻抗高不等于适合高速差分线。选型至少要同时看目标频段的共模阻抗、差模插损和通道平衡。

漏感从哪里来

两组绕组的耦合不可能达到100%。没有被另一组绕组抵消的那部分磁通，表现为漏感。对差分电流来说，漏感相当于串在线路中的额外电感，会与接口电容和走线阻抗形成新的网络。

低速时这点漏感可能看不出问题；到了高速边沿，波形会出现过冲、振铃或上升时间变慢。漏感本身并非越小越好到没有边界，因为器件还要提供需要的共模衰减。最终要在EMC与信号完整性之间找平衡。

绕组电容会造成什么影响

绕组之间、绕组与磁芯周围都存在寄生电容。频率升高后，一部分高频能量会通过电容绕过磁性阻抗，器件的共模阻抗曲线可能到达峰值后下降。

寄生电容还会改变差分通道的阻抗。器件封装、焊盘和PCB扇出一起形成局部不连续点。规格表只有“阻抗@100 MHz”时，看不出这段高频行为，需要查看S参数或完整曲线。

两路不平衡为什么会产生共模转换

差分对依靠两条线路幅度相等、相位相反。共模电感两路DCR、漏感或寄生电容有差异时，一部分差分能量会转换成共模分量。PCB两侧焊盘和走线不对称，也会放大这个问题。

这会出现一个很尴尬的结果：加共模电感是为了降低共模发射，器件和布局不合适时却又制造了新的共模电流。只看接收端能否通信，可能发现不了已经变差的辐射余量。

100 MHz阻抗不能代替差模参数

ASIM阿赛姆CMF1210WD150MQT在100 MHz下的共模阻抗为15 Ω±25%，最大DCR为0.3 Ω，额定电流上限300 mA；同为1210封装的CMF1210WD900MQT为90 Ω±25%，最大DCR 0.5 Ω，额定电流上限280 mA。

这两个型号能用于比较共模阻抗、DCR和电流档位，却无法仅凭这几行数字判断哪个更适合某条USB、CAN或其他差分总线。差模插损、回波损耗、通道不平衡和目标频率响应仍需单独核对。

PCB布局怎样减少额外不平衡

差分线进入共模电感前保持长度和参考平面一致，器件两侧的焊盘扇出尽量镜像。不要一条线直接进入器件，另一条线绕过过孔或测试点后再接入。

共模电感下方是否铺铜要按器件资料和信号要求处理。过近的参考铜可能增加寄生电容，完全挖空又可能造成阻抗跳变。高速项目最好把封装和焊盘一起纳入通道仿真。

器件应靠近需要阻断共模电流的端口，但不能为了“靠近连接器”而破坏保护器件的泄放路径。ESD二极管、共模电感和连接器需要作为一个入口网络共同布局。

实板上怎样判断是否影响信号

先保存未安装共模电感时的眼图、误码和波形基线，再安装候选型号。测试线缆、负载和软件模式保持一致。高速接口要覆盖最高速率，汽车或工业总线还要覆盖最长线缆和最多节点。

如果信号变差，可用网络分析查看差模插损和回波损耗，也可以更换低阻抗档位做A/B对比。EMC曲线与通信质量要一起看：只改善了发射，却让链路余量明显缩小，不算完成选型。

ASIM阿赛姆提供共模电感候选时，会同时记录封装、100 MHz阻抗、DCR和额定电流。高速通道定版还需要器件曲线与板级测试补齐。

共模电感影响信号的常见问题

通信能跑通，是否说明共模电感没影响？

不一定。链路可能仍有较高误码、较小眼图余量或较差的温度边界。应在最高速率和最差线缆条件下测试。

共模阻抗越低，差分信号一定越好？

没有固定关系。差分影响由漏感、寄生电容和通道平衡决定，不能用单个共模阻抗数字替代。

可以把共模电感短路后比较吗？

可以作为定位试验，但短路线的焊盘和几何结构也会改变通道。更稳妥的做法是准备0 Ω版本或专用旁路板，保持其他布局一致。

差模插损合格就不用看EMC了吗？

不行。差模插损说明信号通道表现，共模噪声抑制仍要用电流探头、传导或辐射测试确认。

选型结论应同时写明“目标频段的共模改善”和“最高数据率下的信号余量”。只满足其中一项，后续换线缆或改版时很容易重新暴露问题。